هذا الملف هو كتاب تفاعلي كامل بُني وفق سيلابوس ربيع 2026 الرسمي، ويغطي 15 محاضرة مرتّبة زمنياً تماماً كما في المساق: من تمثيل الأعداد وجبر المفاتيح، مروراً باللوجيك التوافقي والتتابعي وآلات الحالات والتوقيت، وصولاً إلى بناء معالج RISC-V كامل (أحادي الدورة، متعدد الدورات، وخط الأنابيب).

كيف تستخدم هذا الملف؟

كل محاضرة مبنية بالتسلسل التالي: شرح نظري معمّق من الصفر ← عناصر تفاعلية وأمثلة صغيرة مدمجة داخل الشرح لترسيخ الفهم ← أمثلة شاملة وأسئلة بمستوى الامتحان مع حلول مخفية. جرّب حل كل سؤال بنفسك قبل فتح الحل!

• ✅ ضَع علامة في مربع كل محاضرة في القائمة الجانبية عند إنهائها — شريط التقدّم يُحفظ تلقائياً في متصفحك.
• 💡 الصناديق البرتقالية = تلميحات قابلة للفتح. الصناديق الخضراء = حلول مخفية.
• 🎛 الصناديق المتقطعة الحدود = أدوات تفاعلية: جرّب، غيّر القيم، وشاهد النتيجة.
• 🌙 زر أعلى القائمة الجانبية للتبديل بين الوضع الفاتح والداكن.

1.1 ما هو الحاسوب أصلاً؟ ولماذا نبدأ من هنا؟

قبل أن نغرق في البوابات والسجلات، يجدر أن نسأل السؤال الأبسط والأعمق: ما الذي يجعل آلةً ما «حاسوباً»؟ الجواب الجوهري: إنها آلة قابلة للبرمجة — عتاد واحد ثابت يستطيع تنفيذ عدد لا نهائي من المهام المختلفة، لمجرد أننا نغيّر البرنامج الذي نطعمه إياه. هذه الفكرة، التي تبدو اليوم بديهية، هي واحدة من أعظم القفزات الفكرية في القرن العشرين.

تاريخياً، يُعتبر Colossus (بريطانيا، 1944) أول حاسوب رقمي إلكتروني قابل للبرمجة في العالم — بُني سراً لكسر الشيفرات الألمانية في الحرب العالمية الثانية (قصة Enigma الشهيرة). لكن انتبه إلى تفصيلة تاريخية مهمة: كولوسوس كان يُبرمَج بالمفاتيح والأسلاك الفيزيائية، لا ببرنامج مخزَّن في ذاكرة — أي أنه سبق ولادة أهم فكرة في هذا المجال، وهي فكرة «البرنامج المخزَّن» التي سنلتقيها بعد قليل.

واليوم؟ الحاسوب لم يعد صندوقاً على مكتب. في عام 2026 تحيط بنا طبقات كاملة من الحوسبة: هواتف ذكية وأجهزة شخصية محمولة، ذكاء اصطناعي مدمج في كل شيء («AI Inside»)، أجهزة طرفية على حافة الشبكة (Network Edge Devices)، وفي الخلفية حواسيب بحجم مستودعات (Warehouse-Scale Computers) تشغّل محركات البحث والسحابة. المدهش أن كل هذه الطبقات — من الساعة الذكية حتى مركز البيانات — مبنية من نفس اللبنات التي سنتعلمها في هذا المساق.

1.2 الأفكار السبع العظيمة في هندسة الحواسيب

كل ما ستراه في هذا المساق — وكل معالج صُنع يوماً — يقف على سبع أفكار كبرى. لا تحفظها كقائمة؛ افهم لماذا كانت كل واحدة منها ضرورية، وستجد أنها تعود للظهور محاضرةً بعد محاضرة:

1.3 الـISA: العقد المقدّس بين البرمجيات والعتاد

وظيفة وحدة المعالجة المركزية (CPU — وتسمى أيضاً نواة، Core) هي شيء واحد: تنفيذ الأوامر. والأوامر هي العمليات البدائية للمعالج — وأفضل تشبيه لها هو الجملة اللغوية: فعل (العملية) يُطبَّق على مفاعيل (المعاملات)، والجمل تُقرأ بالتسلسل... مع أوامر خاصة تغيّر هذا التسلسل (القفزات — سنصل إليها).

قصة فلسفتين: CISC ضد RISC

في العقود الأولى ساد توجّه طبيعي: كل جيل معالجات يضيف أوامر أكثر وأعقد، لتقريب لغة الآلة من لغات البرمجة العليا. بلغ هذا التوجه ذروته الكاريكاتورية في معمارية VAX التي احتوت أمر آلة واحداً لضرب كثيرات الحدود! المشكلة: كل أمر معقد يجعل العتاد كله أعقد وأبطأ — حتى الأوامر البسيطة تدفع الثمن.

في ثمانينيات القرن الماضي جاء الرد الثوري من ثلاثة باحثين — Cocke في IBM، وPatterson في بيركلي، وHennessy في ستانفورد — تحت اسم RISC: ‏Reduced Instruction Set Computing:

وما هو RISC-V تحديداً؟

RISC-V (تُقرأ «ريسك فايف») هو الجيل الخامس من تصاميم RISC في جامعة بيركلي، وله ميزة تاريخية فريدة: إنه مواصفة ISA مفتوحة، بلا رخص وبلا إتاوات — أي معهد أو شركة تستطيع تصميم معالج RISC-V دون إذن من أحد. النتيجة: تبنٍّ متسارع في الصناعة والأكاديميا، تطبيقات مفتوحة المصدر وتجارية، ومنظومة برمجيات مشتركة تنمو باستمرار، ومؤسسة غير ربحية (RISC-V Foundation، بعشرات الأعضاء الكبار) ترعى المعيار. وهو يغطي كل المستويات: من المتحكمات الدقيقة حتى الحواسيب الفائقة، بنسخ 32 و64 و128 بتاً.

1.4 السجلات: «متغيرات» يصنعها العتاد

هنا أول صدمة ثقافية لمن قادم من عالم C أو Java: لغة التجميع لا تعرف المتغيرات التي تحبها. لا أسماء وصفية، لا أنواع، لا تصريحات. بدلاً منها تقدم لك الآلة شيئاً أكثر بدائية وأقرب لما يستطيع العتاد البسيط دعمه مباشرة: السجلات (Registers) — عدد محدود من الخانات الخاصة لحفظ القيم، مبنية داخل المعالج نفسه، وكل العمليات الحسابية تجري عليها وعليها فقط.

وأخيراً، لماذا كل هذا الحرص على العمل داخل السجلات؟ السرعة. السجلات مبنية في قلب المعالج، والوصول إليها أسرع من ننو-ثانية — وللإحساس بالمقياس: الضوء نفسه لا يقطع في الننو-ثانية الواحدة سوى 30 سنتيمتراً تقريباً! مقابل ذلك، سعتها الإجمالية هزيلة: ‏32 كلمة = 128 بايتاً فقط، بينما ذاكرة DRAM تمتد لمليارات البايتات (2–32GB في الحواسيب الشائعة) لكنها أبطأ بـ100 إلى 500 مرة في زمن الوصول الواحد. هذا هو التسلسل الهرمي للذاكرة (الفكرة العظيمة #5) في أوضح تجلياته — والبرنامج الجيد هو الذي يُبقي بياناته الساخنة في السجلات أطول وقت ممكن.

1.5 أول أوامر RISC-V: الحساب والفوريّات

حان وقت كتابة أول أسطر أسمبلي. القاعدة التركيبية بسيطة وصارمة:

add x10, x1, x2    # temp = b + c
add x10, x10, x3   # temp = temp + d
sub x10, x10, x4   # a = temp - e

الفوريّات (Immediates): الثوابت مواطنون من الدرجة الأولى

الثوابت العددية تظهر في الكود باستمرار (i++، حدود حلقات، إزاحات...)، فمن الإسراف تحميلها من الذاكرة كل مرة. لذلك توجد أوامر خاصة تحمل الثابت داخل الأمر نفسه:

addi x3, x4, -10   # f = g + (-10)

add x3, x4, x0     # f = g + 0 = g

1.6 الذاكرة: البايتات والكلمات وسرّ الـLittle-Endian

128 بايتاً من السجلات لا تكفي لبرنامج حقيقي — الصور والمصفوفات والنصوص تسكن الذاكرة. وهنا يفرض RISC-V انضباطاً صارماً هو جوهر ما يسمى معمارية Load/Store: الـALU لا يلمس الذاكرة أبداً. للتعامل معها أمران فقط: تحميل من الذاكرة إلى سجل (Load)، وتخزين من سجل إلى الذاكرة (Store). كل حساب يتم في السجلات حصراً: حمّل ← احسب ← خزّن.

lw  x10, 12(x13)    # x10 = A[3]  : اقرأ الكلمة من العنوان x13+12
add x11, x12, x10   # g = h + A[3]

lw  x10, 12(x13)    # x10 = A[3]
add x10, x12, x10   # x10 = h + A[3]
sw  x10, 40(x13)    # A[10] = x10  : الإزاحة 10×4=40

نقل البايتات المفردة: lb و-sb وامتداد الإشارة

إضافة إلى نقل الكلمات، يوفر RISC-V نقل بايت واحد: lb (تحميل بايت) وsb (تخزين بايت)، بنفس صيغة العنونة. لكن هنا سؤال دقيق: البايت 8 بتات والسجل 32 بتاً — بماذا نملأ البتات الـ24 المتبقية؟

addi x11, x0, 0x3f5
sw   x11, 0(x5)
lb   x12, 1(x5)

1.7 الأوامر المنطقية والإزاحات: جراحة البتات

كثيراً ما نحتاج للعمل على حقول بتات داخل الكلمة — حرف 8-بت معبأ داخل كلمة، أعلام حالة، أقنعة... لهذا الغرض توجد العمليات المنطقية، وهي تطابق مؤثرات C التي تعرفها:

قبل:  0000 0000 0000 0000 0000 0000 0000 0010   (= 2)
بعد:  0000 0000 0000 0000 0000 0000 0000 1000   (= 8)

1111 1111 1111 1111 1111 1111 1110 0111   (= -25)
srai x10, x10, 4:
1111 1111 1111 1111 1111 1111 1111 1110   (= -2)

1.8 اتخاذ القرار: القفزات وبنى التحكم

حتى الآن برامجنا خط مستقيم: أمر يتلو أمراً. لكن جوهر الحوسبة هو القرار: «إذا كان كذا افعل كذا». في العتاد لا توجد if — يوجد شيء أبسط وأقوى: القفزة (Branch)، أي تغيير مسار تنفيذ الأوامر:

النمط الأول: ترجمة if

      bne x13, x14, Exit    # إذا i != j تخطَّ الجسم
      add x10, x11, x12     # f = g + h
Exit:

النمط الثاني: ترجمة if-else

      bne x13, x14, Else    # فشل الشرط؟ اذهب لفرع else
      add x10, x11, x12     # فرع if: ‏f = g + h
      j   Exit              # مهم! لا تسقط في فرع else
Else: sub x10, x11, x12     # فرع else: ‏f = g - h
Exit:

النمط الثالث: الحلقة الكاملة — تتويج المحاضرة

int A[20];
int sum = 0;
for (int i = 0; i < 20; i++)
    sum += A[i];

      add  x9,  x8,  x0     # x9 = &A[0]   مؤشر متحرك على المصفوفة
      add  x10, x0,  x0     # sum = 0
      add  x11, x0,  x0     # i = 0
      addi x13, x0,  20     # x13 = 20     حد الحلقة
Loop: lw   x12, 0(x9)       # x12 = A[i]   حمّل العنصر الحالي
      add  x10, x10, x12    # sum += A[i]
      addi x9,  x9,  4      # قدّم المؤشر عنصراً واحداً (4 بايتات!)
      addi x11, x11, 1      # i++
      blt  x11, x13, Loop   # ما دام i أصغر من 20 — كرّر

1.9 خلاصة المحاضرة: ماذا في جعبتك الآن؟

وأربع جمل تختصر المحاضرة كلها: الـISA تحدد مجموعة الأوامر التي ينفّذها الحاسوب — إنها العقد بين البرمجيات والعتاد. السجلات توفر حفنة «متغيرات» فائقة السرعة تعمل عليها الأوامر. فلسفة RISC-V تُلزم البرمجيات بتفكيك العمليات المعقدة إلى سلاسل أوامر بسيطة — مقابل عتاد أبسط وأسرع. والأسمبلي ما هو إلا الصيغة المقروءة بشرياً للغة الآلة الثنائية، يحوّلها الـAssembler إلى بتات.

🏆 أسئلة بمستوى الامتحان

2.1 لماذا يحتاج العتاد إلى جبر خاص به؟ قصة اكتشافٍ من طبقتين

في المحاضرة الأولى رأينا أن كل شيء داخل الحاسوب — أوامر وبيانات — يُختزل إلى أنماط من 0 و1. السؤال الطبيعي التالي: إذا كانت مداخل دارتنا ومخارجها كلها من عالم $\{0,1\}$، فما الأداة الرياضية التي تصف العلاقة بين المخارج والمداخل، وتسمح لنا بمقارنة دارتين والحكم بتكافئهما، وبتبسيط دارة معقدة إلى أرخص مكافئ لها؟ نحتاج إلى ما يشبه الجبر العادي، لكنه يعمل على قيم الحقيقة بدل الأعداد.

القصة التاريخية من فصلين: في منتصف القرن التاسع عشر وضع عالم الرياضيات جورج بول (George Boole) — في كتابيه «التحليل الرياضي للمنطق» (1847) و«بحث في قوانين الفكر» (1854) — نظاماً جبرياً تكون قيم متغيراته «صواباً» أو «خطأً» (نرمز لهما 1 و0)، وعملياته هي العطف المنطقي (AND، ‏$\wedge$)، والفصل المنطقي (OR، ‏$\vee$)، والنفي (NOT، ‏$\neg$) — صياغة شكلية للعلاقات المنطقية تماماً كما يصوغ الجبر العادي العلاقات العددية. وبقي هذا «جبر بول» قرابة قرنٍ فكرةً منطقيةً مجردة، حتى جاء الفصل الثاني: في ثلاثينيات القرن العشرين لاحظ كلود شانون (Claude Shannon)، وهو يدرس دارات المفاتيح الكهربائية، أن قواعد جبر بول تنطبق على هذه الدارات انطباقاً مدهشاً — فولد جبر المفاتيح (Switching Algebra): الحالة الخاصة الثنائية من جبر بول، مطبَّقةً على العتاد. ومنذها صار «جبر المفاتيح» و«جبر بول» شبه مترادفين في سياقنا.

2.2 التعريف الرسمي: مجموعة من عنصرين وثلاث عمليات

ونضبط المفردات: ثابت مفاتيح هو أحد القيمتين '0' أو '1'. ومتغير مفاتيح هو متغير (مثل $x, y, z$) لا يحمل إلا إحدى القيمتين. ومن ثنائية القيم تنبع خاصية صغيرة سنستعملها ضمنياً في كل برهان: إذا $x \neq 0$ فحتماً $x=1$، وإذا $x \neq 1$ فحتماً $x=0$ — لا توجد منطقة وسطى.

2.3 تعابير المفاتيح: قواعد بناء الجُمل في هذه اللغة

قيمة تعبير تحت إسناد (השמה)

قيمة (حقيقة) تعبير $T$ تحت إسنادٍ لقيم متغيراته هي القيمة التي يعطيها التعبير عندما نضع مكان كل متغير قيمته المُسندة، ثم نحسب بالجداول. لنحسب مثال الشرائح حرفياً، بالخطوات الصغيرة:

2.4 المطابقات: قوانين اللعبة وإثباتها بالاستقراء الكامل

والآن، الترسانة الكاملة. احفظ هذا الجدول كما تحفظ جدول الضرب — وستلاحظ أنه مكتوب أزواجاً أزواجاً لسببٍ سيتضح فوراً بعده:

مبدأ الثنائية (עקרון הדואליות): برهانٌ واحد بسعر اثنين

النتيجة العملية: يكفي إثبات مطابقة واحدة من كل زوج — والثانية مجانية. لهذا كُتب الجدول أعلاه بعمودين متقابلين: كل سطر زوجٌ ثنائي. مثال آلي على التحويل: ثنائيّ التعبير $(1+A)(B+0)$ هو $(0\cdot A)+(B\cdot 1)$.

إثباتات جبرية: القوانين تبني بعضها بعضاً

الاستقراء الكامل يثبت كل شيء، لكنه ممل مع كثرة المتغيرات. الطريق الثاني: الاشتقاق من مطابقات أُثبتت قبلاً — وهذا ما ستفعله في الامتحان. شاهد كيف تُبنى قوانين الابتلاع من القوانين الأبسط، بذكر رقم القانون المستعمل في كل خطوة (تماماً كأسلوب الشرائح):

قانون الإجماع (קונצנזוס): الحدّ الزائد الذي يختفي

2.5 قوانين دي-مورغان: آلة قلب التعابير

قانونا القائمة (10) و(11) هما عدّة التعامل مع المتمّمات. النفي المزدوج $(x')'=x$ بديهي من الجدول. أما دي-مورغان فيقولان شيئاً عميقاً: نفي الجمع ضربُ نفيَين، ونفي الضرب جمعُ نفيَين — النفي «يعبر» القوس فيقلب العملية:

البرهان استقراء كامل قياسي (جدول من 4 أسطر يقارن $(x+y)'$ مع $x'y'$ — تطابق تام). المهارة المطلوبة امتحانياً هي التطبيق المتسلسل:

2.6 من التعابير إلى الدوالّ: ما الذي «يوجد» فعلاً؟

ولحالة $n=2$ تحديداً، الدوالّ الـ16 كلها معروفة بالاسم — وهذا الجدول من الشرائح يستحق تأملاً حقيقياً:

2.7 الصيغتان القانونيتان: هوية موحَّدة لكل دالّة

ما دامت الدالّة الواحدة تقبل تعابير كثيرة، نحتاج صيغة معيارية: شكل متفق عليه، وحيد لكل دالّة، يتيح المقارنة الفورية — تعبيران يمثلان نفس الدالّة إذا وفقط إذا كانت صيغتاهما القانونيتان متطابقتين (حتى تبديل ترتيب الحدود). نعرّف صيغتين متثانيتين:

تحويل تعبير حرّ إلى الصيغة القانونية — دون جدول حقيقة

2.8 مبرهنة التوسيع لشانون/بول: البرهان الذي يقف خلف كل شيء

بقي سؤال نظري معلّق: قلنا إن «لكل دالّة صيغة قانونية» — لكن لماذا هذا مضمون دائماً؟ الجواب مبرهنة قصيرة ستلاحقك (لصالحك) حتى آخر المساق:

المعنى الهندسي: المبرهنة تشطر أي دالّة إلى نصفين أبسط: «عالَم $x_1=1$» و«عالَم $x_1=0$»، مع $x_1$ نفسه حَكَماً يختار العالَم الساري. والآن شاهد كيف تلد الصيغةَ القانونية: طبّق التوسيع على $x_1$، ثم على $x_2$ داخل كل نصف:

واصل حتى آخر متغير — تحصل على:

2.9 دالّة XOR: نجمة الدوالّ الست-عشرة

من بين الـ16 دالّة الثنائية، تستحق $XOR$ (الرمز $\oplus$ — «أو الحصرية») ملفاً خاصاً، فهي عمود فقري في الحساب الثنائي وأكواد الأخطاء:

2.10 الأنظمة الكاملة وظيفياً: بأي عدّة نستطيع بناء «كل شيء»؟

سؤال الختام عملي بامتياز: مصنعك ينتج نوعاً واحداً أو نوعين من البوابات — هل يكفي ذلك لبناء أي دالّة مفاتيح مهما كانت؟

وكيف نثبت أن نظاماً ليس كاملاً؟

🏆 أسئلة بمستوى الامتحان

3.1 مشكلة التبسيط: ما معنى «أصغر تعبير» أصلاً؟

أنهينا المحاضرة السابقة بحقيقة مزدوجة: لكل دالّة صيغة قانونية وحيدة، لكنها غالباً مبذّرة — جمع مضاريب كاملة الحروف. وبما أن كل حرف في التعبير سيصبح مدخل بوابة حقيقياً يكلّف مساحةً وزمناً وطاقة، نحتاج تعريفاً دقيقاً للهدف قبل أي «تبسيط»:

3.2 خريطة كارنو: جدول الحقيقة يرتدي نظّارة هندسية

الدمج الجبري $Ax+Ax'=A$ يتطلب أن تلاحظ زوجَي مضاريب لا يختلفان إلا بحرف واحد. فكرة كارنو: أعِد ترتيب جدول الحقيقة بحيث يصبح كل زوجين قابلَين للدمج جارَين هندسيين — فتتحول ملاحظة جبرية دقيقة إلى «بقعة» تراها العين. الطريقة ممتازة لعدد صغير من المتغيرات: 3 حتى 5.

خريطة 3 متغيرات — الأعمدة $xy$ بترتيب غراي والصفوف $z$، وفي كل خلية رقمُ سطرها في جدول الحقيقة (= رقم الحدّ الأصغري):

وخريطة 4 متغيرات — أعمدة $wx$ وصفوف $yz$ (احفظ مواقع الأرقام؛ نصف أخطاء الامتحان مصدرها خريطة مرسومة خطأ):

المنهجية: غطِّ الآحاد بأقل عدد من أكبر مكعّبات ممكنة

3.3 حالات اللامبالاة (Don't Care): حرية تُترجم إلى بوابات أقل

3.4 البوابات، Verilog، وما الذي يجعل دارةً «توافقية»

// بوابة AND — وصف مباشر
module and_gate(
    input  logic a,
    input  logic b,
    output logic out
);
  assign out = a & b;
endmodule

// NAND موصوفة هرمياً فوق AND
module nand_gate(
    input  logic x, input logic y,
    output logic out
);
  logic x_and_y;
  assign out = ~x_and_y;
  and_gate foo(.a(x), .b(y), .out(x_and_y));
endmodule

تأمل النموذج الثاني: وحدة تُركّب داخلها نسخة من وحدة أخرى (Instantiation) وتربط منافذها بالأسماء — هذا هو الوصف الهرمي، الفكرة التي تُبنى بها كل الشرائح الحديثة: بوابات ← مكوّنات ← وحدات ← معالج.

3.5 المكوّنات القياسية: مفردات التصميم الحديثة

البورر (Selector / Multiplexer / MUX)

المفكّك (Decoder) — وقلبه النابض في كل ذاكرة

الخرج ثلاثي الحالات، الناقل BUS، وCrossbar

المرمّز (Encoder) وميزان التعقيد

المرمّز يعكس المفكّك: ‏$n$ مداخل يُفترض أن واحداً منها فقط '1'، والخرج ($m=\log n$ بتات) هو الكود الثنائي لرقم ذلك المدخل. وأما «فاتورة» هذه المكوّنات (شريحتا 64-65) فتُحسب هكذا لبورر بـ$K=2^n$ مداخل بيانات:

والمفكّك كذلك $n2^n+2(n+1)=O(K\log K)$. الدرس التصميمي: كلاهما ينمو شبه خطياً مع عدد المخارج/المداخل مضروباً بلوغاريتمه — «رخيصان» بما يكفي ليكونا لبِنات كل ما سيأتي.

3.6 التجريد الكهربائي الرقمي: لماذا ينجو الـ«بت» في عالم تماثلي؟

حان الوقت لفتح الغطاء: البوابة الحقيقية تستقبل جهوداً متصلة وتنتج جهوداً متصلة. أين الـ0 والـ1 إذن؟ إنهما اتفاقية نطاقات:

وللتجريد وجه ثانٍ: من زمن متصل إلى زمن منفصل. عند تبدّل مدخل، يعبر جهد المخرج المنطقةَ المحرّمة خلال زمن منتهٍ أكبر من صفر — لحظات لا معنى منطقياً للخرج فيها. الاتفاق: نغمض أعيننا أثناء العبور. كم نغمض؟ هذا بالضبط ما تجيب عنه نماذج التأخير.

3.7 نماذج التأخير الأربعة: zero · unit · physical · practical

3.8 طاقة الحساب: عدّ التبديلات

3.9 الـHazards: حين يكذب الخرج للحظة

اتفقنا ألا ننظر إلى الخرج قبل انقضاء $t_{PD}$. لكن ماذا يفعل الخرج أثناء إغماضتنا؟ أحياناً يمرّ بقيمة وسيطة خاطئة — وميض قد يكون قاتلاً إن كان أحد يصغي:

3.10 خلاصة العدّة

🏆 أسئلة بمستوى الامتحان

4.1 جمع الأعداد الثنائية: كل شيء يبدأ من عمود واحد

هذه المحاضرة تبني، بيدينا، أول «عضلات» حقيقية للمعالج: عتاد الحساب. والمدخل الصحيح هو أن نتذكر كيف نجمع نحن البشر على الورق — عموداً عموداً: في كل عمود نجمع ثلاث بتات (الحمل الداخل من العمود السابق + البتّان المكتوبان)، ونُنتج نتيجتين: بت مجموع العمود، وحملاً خارجاً للعمود التالي.

الحمل:    1 1 . .
          1 0 1 1
        + 0 0 1 1
        ---------
          1 1 1 0

4.2 المجمّع الكامل (Full Adder): خلية العمود الواحد

// full adder - logical
module FullAdder2(
   input  logic a, b, cin,
   output logic cout, s        // carry and sum
);
   assign s    = a ^ b ^ cin;
   assign cout = (a & b) | (a & cin) | (b & cin);
endmodule

4.3 مجمّع الحمل المتموّج (RCA): بسيط، أنيق… وبطيء خطياً

لجمع كلمتين بعرض $n$: نصفّ $n$ خلايا FA، حمل كل خلية يدخل التي تليها، و$C_0=0$. الحمل الخارج الأخير $C_n$ يشير لتجاوز السعة (غير الموقّع). الجمال في البساطة — والثمن في «الموجة»:

// سلوكي: سطر واحد!
module RCA #(parameter n = 8) (
  input  logic [n-1:0] a, b,
  input  logic cin,
  output logic [n-1:0] s,
  output logic cout
);
  assign {cout, s} = a + b + cin;
endmodule

4.4 مجمّع استباق الحمل (Carry Look-Ahead): لا تنتظر الموجة — احسبها

لنشخّص الاختناق بدقة: المداخل $A_i,B_i$ كلها حاضرة منذ اللحظة صفر، والوحيد المتأخر هو $C_i$. لكن تأمل: هل نحتاج فعلاً انتظار $C_i$ دائماً؟

4.5 المجمّع-الطارح: سؤال الشريحة «لماذا يعمل هذا؟»

البنية: صف XOR أمام كل بتات $B$، مدخلها الثاني إشارة واحدة $SUB$، وهذه الإشارة نفسها توصَل إلى $C_0$. الشريحة تسأل بتحدٍّ: Why does it work? — فلنجب بدقة:

4.6 وحدة الحساب والمنطق ALU של RISC-V

الـALU هو المجمّع وقد «تمدّن»: خلية البت الواحد تحوي عدة وحدات عمل متوازية (AND، ‏OR، ‏FA) وبورراً صغيراً بإشارة Operation يختار أي نتيجة تخرج. ‏32 خلية متسلسلة (بحمل متموّج أو مع CLA) تعطي ALU بعرض الكلمة. فوق هذا الهيكل تُضاف اللمسات التي يتطلبها RISC-V:

• الطرح: إشارة Binvert + ‏$C_0$ — حيلة البند السابق مدمجةً في الخلية. وللتناظر يضاف أيضاً قلبٌ لـ$a$ — به تُبنى NOR: ‏$\overline{a+b}=\bar a\cdot \bar b$ (AND على المقلوبين).
• ‏SLT (‏Set-if-Less-Than): المطلوب: 1 في البت الأدنى إذا $A \lt B$ وأصفار في كل مكان آخر. التنفيذ الأنيق: نفّذ $A-B$ وخذ إشارة النتيجة (بت الـmsb، بعد تصحيح الفيض بعتاد كشف الفيض في الخلية الأخيرة): سلك Set يخرج من خلية الـmsb ويعود ليدخل مدخل Less في خلية الـlsb، بينما مداخل Less لسائر الخلايا مثبّتة صفراً.
• ‏Zero: «هل تساوى المعاملان؟» — نفّذ طرحاً وافحص أن كل بتات النتيجة أصفار: $Zero=\overline{R_{31}+R_{30}+\dots+R_0}$ (بوابة NOR عريضة). هذه الإشارة هي التي ستقود قفزات beq/bne في المعالج لاحقاً — ها هي أول خيوط الربط بين المحاضرة الأولى وبناء المعالج تُنسج.

// ALU سلوكي كما في الشريحة (رموز التحكم القياسية)
module RISCVALU (
  input  logic [3:0]  ALUctl,
  input  logic [31:0] A, B,
  output logic [31:0] ALUOut,
  output logic        Zero);
  assign Zero = (ALUOut == 0);          // true if ALUOut is 0
  always_comb begin
    case (ALUctl)
      0:  ALUOut = A & B;
      1:  ALUOut = A | B;
      2:  ALUOut = A + B;
      6:  ALUOut = A - B;
      7:  ALUOut = (A < B) ? 1 : 0;     // SLT
      12: ALUOut = ~(A | B);            // NOR
      default: ALUOut = 0;
    endcase
  end
endmodule

4.7 كشف الأعطال في الدارات التوافقية: الهندسة تلتقي بالاقتصاد

لماذا يدرّس مساقُ عتادٍ موضوعَ «فحص»؟ لأن التصنيع ليس مثالياً، والفحص بند تكلفة ضخم:

4.8 نحو الذاكرة: ماذا يحدث عندما نغلق حلقة؟

حتى الآن التزمنا بقاعدة «لا حلقات» في الدارات التوافقية. حان وقت كسرها عمداً — لأن الذاكرة تسكن هناك:

4.9 قفل SR: أول ذاكرة قابلة للكتابة

ثنائي الاستقرار يحفظ… لكن لا أحد يستطيع الكتابة فيه. الحل: استبدل المقلوبين ببوابتَي NOR — فكل NOR «مقلوبٌ بمدخل تحكم إضافي»:

وسمّي العنصر Latch («قفل») — الاسم مخصص لعناصر ذاكرة مداخلها حرّة التغيير في أي لحظة ومخارجها تتأثر فوراً.

4.10 من SR إلى D-Latch: بوابة على الباب

القفل المبوّب (Gated SR): نضيف مدخل $G$ ‏(Gate) يحرس المدخلين: عندما $G=1$ القفل «مفتوح/شفاف»، وعندما $G=0$ القفل موصد ولا يتأثر بشيء. ثم الخطوة الحاسمة: بدل مدخلين خطرين $S,R$، نكتفي بمدخل بيانات واحد $D$ ونولّد داخلياً $S=D,\ R=\overline{D}$ (عبر $G$):

4.11 القافز D ‏(D Flip-Flop): اللقطة على الجبهة

الـLatch الشفاف ما زال «سائلاً»: طوال نصف الدورة العالي، كل رعشة في $D$ تنسكب إلى $Q$. النظام المتزامن يريد شيئاً أصلب: لقطة واحدة في لحظة واحدة — جبهة صعود الساعة. هذا هو DFF، ويُبنى من قفلين شفافين بترتيب عبقري:

4.12 نظاما التوقيت — وMetastability: الشبح الفيزيائي

4.13 السجل، ملف السجلات (RV32)، وسجل الإزاحة

module registerfile (Read1,Read2,WriteReg,WriteData,RegWrite,Data1,Data2,clock);
  input  logic [4:0]  Read1, Read2, WriteReg; // أرقام سجلات القراءة والكتابة
  input  logic [31:0] WriteData;
  input  logic        RegWrite, clock;
  output logic [31:0] Data1, Data2;
  logic [31:0] RF [31:0];                     // 32 سجلاً × 32 بتاً
  assign Data1 = RF[Read1];                   // قراءة توافقية
  assign Data2 = RF[Read2];
  always_ff @(posedge clock)                  // كتابة متزامنة
    if (RegWrite) RF[WriteReg] <= WriteData;
endmodule

لاحظ التقسيم النظيف: القراءة assign توافقية صرفة، والكتابة داخل always_ff على الجبهة وبإذن RegWrite — نفس إشارة RegWEn التي ستقودها وحدة التحكم في المعالج. (وتذكرة من المحاضرة الأولى: في RISC-V الحقيقي $x0$ مثبّت صفراً — إمّا بلا FF أصلاً أو بتجاهل كتابته).

4.14 أنواع الذاكرة: السجل ليس نهاية القصة

واجهات RAM (أسماء تجارية ستقابلها في أوراق المواصفات): ‏Single-Port — منفذ واحد للقراءة أو الكتابة بالتناوب؛ ‏Dual-Port — منفذان كاملان مستقلان (A وB، وربما بساعتين مختلفتين!)؛ ‏Two-Port — منفذ قراءة + منفذ كتابة منفصلان. لاحظ كيف يعيد التاريخ نفسه: ملف سجلات RV32 هو عملياً «Three-Port» ‏(قراءتان + كتابة) — الاسم يتبع عدد الأبواب لا حجم الغرفة.

4.15 خلاصة

🏆 أسئلة بمستوى الامتحان

5.1 لماذا لا يكفي التوافقي؟ ولادة «الحالة»

افتح شرائح هذه المحاضرة تجد في صدرها رسماً مفاجئاً: مخطط حالات ضخم بعقد مرقّمة 0–9 وإشارات تحكم غامضة (MemRead، ‏IRWrite، ‏PCWrite…). هذا ليس زخرفة — إنه وحدة التحكم لمعالج متعدد الدورات، الوجهة النهائية لهذا المساق. والرسالة الضمنية من المحاضِر واضحة: الأداة التي تتعلمها اليوم هي حرفياً الأداة التي ستدير بها معالجاً كاملاً بعد خمس محاضرات.

ما الذي ينقص العالم التوافقي؟ فيه، الخرج دالة توليفة المداخل الحالية فقط: $Z=f(X)$ — لا أمس ولا غداً. لكن المسائل الحقيقية تتطلب تاريخاً: قفل يتذكر الأرقام التي أُدخلت، مجمّع يتذكر حملاً من الخانة السابقة، معالج يتذكر في أي خطوة من الأمر هو. الحل المعماري:

5.2 مثال 1 — القفل التسلسلي: أول مخطط حالات

قفل رقمي تسلسلته السرية 8 ثم 0 ثم 3. ماذا يجب أن «يعرف» القفل في كل لحظة؟ ليس كل ما أُدخل منذ الصباح — يكفيه مقدار التقدم في التسلسلة:

• $A$ — الحالة الابتدائية: لم يبدأ شيء صحيح بعد.
• $B$ — أُدخل 8 للتو.
• $C$ — أُدخل 8 ثم 0.

والخرج $Z$: ‏0 مقفول، 1 مفتوح. نرسم مخطط الحالات: دوائر للحالات وأسهم للانتقالات، وعلى كل سهم الدخل الذي سبّبه / الخرج المصاحب: من $A$ عند $X{=}8$ ننتقل لـ$B$ (بخرج 0)، وأي دخل آخر يعيدنا لـ$A$؛ من $B$ عند $X{=}0$ إلى $C$؛ ومن $C$ عند $X{=}3$: الخرج $Z{=}1$ — انفتح القفل. أي انحراف في أي نقطة يعيد إلى $A$.

5.3 مثال 2 — المسكّم الثنائي التسلسلي: الخط الكامل من الرسم إلى الدارة

مسألة جميلة بقدر ما هي عملية: جمع عددين ثنائيين بتاً بتاً عبر الزمن (LSB أولاً)، بمجمّع واحد صغير بدل مجمّع عريض — هذا هو «الجمع التسلسلي». ما الذي يجب تذكّره بين خطوة وخطوة؟ الحمل فقط! حالتان تكفيان: $A$ (الحمل 0) و$B$ (الحمل 1).

مخطط ميلي: على كل سهم زوج البتات الداخل $x_1x_2$ والخرج (بت المجموع): من $A$: ‏$00/0$ و$01,10/1$ تبقيان في $A$، و$11/0$ تنقل إلى $B$ (وُلد حمل!). من $B$: ‏$11/1$ و$01,10/0$ تبقيان، و$00/1$ تعيد إلى $A$ (الحمل استُهلك).

5.4 التعريف الرسمي — والتوقيت جزء من العقد

بنيوياً، الفرق بين النوعين هو من أين يتغذى لوجيك الخرج: في ميلي من (PS + المداخل) — فيوجد مسار توافقي مباشر من مدخل الآلة إلى خرجها؛ في مور من PS فقط — الخرج معزول عن المداخل بجدار من القافزات.

5.5 مثال 3 — كاشف «0101»: الدرس الأغلى في المحاضرة

آلة بدخل واحد وخرج واحد: ‏$Z=1$ عند اكتمال النمط $0101$ (مع سماح بالتداخل: التتابع $010101$ يطلق الخرج مرتين). أربع حالات تلخص التقدم: $A$ (لا شيء)، $B$ (رأينا 0)، $C$ (رأينا 01)، $D$ (رأينا 010). جدول الحالات:

أربع حالات ← متغيّرا حالة $y_1y_2$. والآن التجربة المزدوجة التي أجرتها الشرائح عمداً:

5.6 التعابير المنتظمة: الرياضيات خلف كاشفات المحارف

5.7 من ميلي إلى مور: أربع طرق

5.8 مثال 4 — كاشف «11»: أصغر آلة مفيدة في العالم

المواصفة بلغة إشارات: معطى تيار دخل $x(n)$، والمطلوب $$z(n)=x(n)\cdot x(n-1)$$ مع شرط الحدود $z(0)=0$ — أي «أخرج 1 عندما يكون البت الحالي والسابق كلاهما 1». كم يجب أن نتذكر؟ البت الأخير فقط: حالتان $A$ (السابق 0) و$B$ (السابق 1).

5.9 توقيت الآلة: القواعد الأربع

الآلة المتزامنة فيها أربعة أصناف مسارات: قافز←قافز (عبر لوجيك الحالة)، دخلُ النظام←قافز، قافز←خرج النظام، ودخل←خرج (في ميلي). الشرائح تصوغ القيود الحاكمة — احفظها كصيَغ عمل:

5.10 المنهجية السباعية + مثال ختامي: عدّاد مودولو-8

🏆 أسئلة بمستوى الامتحان

6.1 أين نقف؟

في المحاضرة السابقة تعلمنا بناء الآلات: مخطط، جدول، إسناد، دوالّ، دارة. محاضرة اليوم تطرح سؤالين أعمق وأقسى: (1) متى تعمل الآلة المبنية فيزيائياً بشكل صحيح — بأي دورة ساعة، وبأي هوامش، وماذا يفعل بها انحراف الساعة؟ (2) وما الذي تستطيع الآلات المنتهية حسابه أصلاً — وأين يقف جدار الاستحالة؟ نصفها هندسة توقيت دقيقة، ونصفها نظرية جميلة ستمنحك في الامتحان أجوبة من سطر واحد على أسئلة تبدو مخيفة.

6.2 لكل لوجيك مساران: الأبطأ Max والأسرع Min

خذ زوج قافزات $a \to CL \to c$. كتلة اللوجيك بينهما ليست «زمناً واحداً» بل مروحة مسارات، ويهمنا طرفاها:

6.3 قيد الـSetup: سباق ضد الجبهة القادمة

6.4 قيد الـHold: «غير آمن بأي سرعة»

6.5 انحراف الساعة (Clock Skew): عندما لا تدق الساعة للجميع معاً

افترضنا حتى الآن أن الجبهة تصل لكل القافزات في اللحظة نفسها. في شريحة حقيقية، شبكة توزيع الساعة تُدخل فوارق وصول — انحرافاً مقداره حتى $t_k$. وبما أننا لا نعرف مسبقاً اتجاهه في كل زوج قافزات، تفترض الشرائح الأسوأ في كلا القيدين:

6.6 حدود الآلات المنتهية: ماذا لا تستطيع FSM أن تحسب؟

ننتقل من البيكو-ثواني إلى الأبدية. الآلات التي بنيناها ذاكرتها منتهية ← عدد حالاتها منتهٍ. هل يمكنها تنفيذ أي تحويل مطلوب على الدخل؟ الشرائح تجيب بالنفي القاطع، والبرهان من النوع الذي يستحق أن تفهمه لا أن تحفظه:

6.7 لكن احذر التعميم المتسرّع: آلة الباقي مود 5

«الآلة لا تعدّ بلا حدود» لا تعني «الآلة لا تفهم الأعداد الكبيرة»! إليك المثال المضاد الشهير (شريحتا 21-22): عددٌ ثنائي يصل تسلسلياً، الـmsb أولاً، والمطلوب $z=1$ إذا وفقط إذا كان العدد المستقبَل حتى الآن يقبل القسمة على 5. العدد نفسه ينمو بلا حدود — لكن ما الذي يلزم تذكّره فعلاً؟

6.8 خلاصة

🏆 أسئلة بمستوى الامتحان

7.1 لماذا تجتمع هذه الثلاثية في محاضرة واحدة؟

للوهلة الأولى تبدو عناوين اليوم الثلاثة غرباء عن بعضها: نظرية تكافؤ رياضية، وتقنية فحص مصانع، وحيلة تسريع معمارية. لكن انظر أعمق تجدها ثلاث إجابات على ثلاثة مخاوف هندسية تلاحق كل من سلّم تصميماً تتابعياً في نهاية الأسبوع الماضي:

• «هل آلتي أكبر من اللازم؟» — ربما جدول حالاتك يحوي حالات «توائم» تتنكر بأسماء مختلفة وتسلك سلوكاً واحداً. كل حالة فائضة = قافزات ولوجيك وطاقة بلا مقابل. تكافؤ الحالات يعطيك خوارزمية ميكانيكية تعصر الآلة إلى أصغر مكافئ لها — وبرهاناً أنك لا تستطيع أصغر.
• «هل عتادي المُصنَّع سليم؟» — تعلمنا في المحاضرة 4 فحص الدارات التوافقية بجداول الأعطال. لكن قافزات الآلة مدفونة: لا نتحكم بمداخل اللوجيك الداخلي ولا نرى مخارجه. Scan يحوّل كل قافزات الشريحة إلى سجل إزاحة واحد طويل نضخ عبره الفحوص ونسحب النتائج.
• «هل عتادي يعمل بكامل طاقته؟» — دارة توافقية عميقة تنجز نتيجة واحدة كل «عمق» كامل، بينما معظم طبقاتها عاطلة معظم الوقت. Pipeline يشغّل كل الطبقات معاً على حسابات متتالية — نفس العتاد، إنتاجية مضاعفة.

وثلاثتها تقف على أكتاف الأسبوعين الماضيين: التقليص يحتاج جداول الحالات (محاضرة 5)، والمسح يحتاج الـDFF وسجل الإزاحة (محاضرة 4)، والأنبوب يحتاج قواعد التوقيت المتزامن (محاضرة 6). لنبدأ.

7.2 تكافؤ الحالات والآلات: متى تكون حالتان «نفس الحالة»؟

7.2.1 التعريف — ولماذا هو أصعب مما يبدو

خذ آلتي حالات (أو حالتين في نفس الآلة). متى نقول إنهما «متكافئتان»؟ الجواب الحدسي: «إذا سلكتا نفس السلوك». لكن ما هو «السلوك»؟ الحالة الداخلية غير مرئية لمن يقف خارج الصندوق — الخرج وحده مرئي. من هنا التعريف الرسمي:

7.2.2 الفكرة المروِّضة: التمييز بخطوات محدودة

7.2.3 البراهين الثلاثة — قلب الموضوع النظري

7.2.4 الآلة المقلّصة (Quotient Machine): الحصاد

7.3 الفحص في المنظومات التتابعية: تقنية المسح Scan

7.3.1 المشكلة: قافزات لا نصل إليها

في المحاضرة 4 فحصنا دارة توافقية بتغذية مداخلها ومراقبة مخارجها — كان لدينا «أيدٍ» على الطرفين. الآلة التتابعية تكسر اليدين معاً: مداخلُ اللوجيك الداخلي تأتي من قافزات لا من أرجل الشريحة (فقدنا التحكم — Controllability)، ومخارجه تموت داخل قافزات أخرى قبل أن نراها (فقدنا الرؤية — Observability). نظرياً يمكن «قيادة» الآلة عبر سلاسل دخل طويلة لكل فحص — عملياً هذا كابوس تركيبي. الحل الهندسي المدهش ببساطته: فكّك المنظومة وقت الفحص — أعِد استخدام القافزات أنفسها كقناة نقل.

7.3.2 البنية: Scanned FF وسلسلة المسح

7.3.3 البروتوكول ومحاسبة الدورات — بالمللّيم

7.3.4 والذاكرات الكبيرة؟ BIST وBISR

7.4 خط الأنابيب (Pipeline): الإنتاجية بلا عتاد إضافي (تقريباً)

7.4.1 المقياسان — وافتراق طريقيهما

7.4.2 مثال محرّك: جمع $N$ أعداد بثلاث فلسفات

7.4.3 الفكرة: اقبض على النواتج الوسيطة

المانع الوحيد من إطعام الشجرة معطياتٍ جديدة كل $t_0$ هو أن الدارة توافقية: تغيير المداخل الآن يفسد الحساب الجاري في الطبقات العميقة — «موجة» جديدة تلحق بموجة قديمة وتختلط بها. الحل (شريحة 43): ازرع سجلات بين الطبقات تلتقط النواتج الوسيطة عند كل جبهة ساعة. الآن كل «جيل» معطيات يسكن طبقته محمياً بجدار قافزات — ويمكن إدخال جيل جديد كل دورة:

7.4.4 الخطر الصامت: اختلاط الأجيال — وتعريف K-Pipeline

7.4.5 قاعدتا التصميم الشرعيتان — ولماذا تحفظان المعنى

7.5 خلاصة الثلاثية

🏆 أسئلة بمستوى الامتحان

8.1 لماذا نحتاج ذاكرة أصلاً؟ ومن يتذكّر ماذا؟

كل ما بنيناه حتى الآن توافقي: الخرج دالة للمداخل الحالية فقط. لكن الحوسبة الحقيقية تحتاج حالة: عدّادات، متغيرات، PC… عالم الذاكرات طيف واسع من المفاضلات (מנעד): سجلات (FF) — الأسرع والأغلى والأصغر سعة؛ SRAM (6 ترانزستورات/بت) — سريعة، للكاش؛ DRAM (ترانزستور+مواسع) — كثيفة ورخيصة وأبطأ وتحتاج إنعاشاً؛ ثم Flash/قرص — الأكبر والأبطأ. القاعدة: كلما كبرت السعة، هبطت السرعة وارتفعت الطاقة لكل وصول.

8.2 من التوافقي إلى التتابعي: الـLatch والـFlip-Flop

خصائص توقيت الـFF نفسها: $t_{pd}(FF)$/$t_{cd}(FF)$ — زمن خروج $Q$ بعد الجبهة (أقصى/أدنى). سنستخدم الأربعة ($t_{setup}, t_{hold}, t_{pd}, t_{cd}$) بلا رحمة في المحاضرة 10.

8.3 سجل الإزاحة (Shift Register)

سلسلة FFs: خرج كلٍّ يدخل للذي بعده؛ في كل جبهة ساعة «تزحف» البتات خانة واحدة. الاستخدامات: تحويل تسلسلي↔تفرعي (أساس UART بالمحاضرة 11!)، خطوط تأخير، وScan (المحاضرة 10).

8.4 الـRegister File של RISC-V

ملف السجلات = 32 سجلاً × 32 بت مع: منفذا قراءة توافقيان (ضع رقم سجل ← تحصل على قيمته فوراً، دون انتظار ساعة) ومنفذ كتابة واحد متزامن (الكتابة تحدث في جبهة الساعة عندما $RegWEn=1$). البناء الداخلي: Decoder ‏$5\to32$ لاختيار سجل الكتابة، وMUX ‏$32\to1$ (اثنان) للقراءة، و$x0$ مثبّت صفراً بالسلك — لا FF له أصلاً. هذا المكوّن هو قلب المعالج القادم.

8.5 Verilog تتابعي — وأخطر فخ في الامتحان: استدلال الـLatch

// FF نظيف: always_ff + جبهة ساعة
always_ff @(posedge clk) begin
  if (rst) q <= '0;
  else     q <= d;
end

// توافقي نظيف: قيمة افتراضية أولاً!
always_comb begin
  y = '0;            // default
  case (sel)
    2'b00: y = a;
    2'b01: y = b;
  endcase
end

🏆 أسئلة بمستوى الامتحان

module my_module(
  input  logic [1:0] w, a,
  output logic [1:0] z1, z2);

always_comb begin
  if (a == 2'b10)       z1 = a;
  else if (a == 2'b11)  z1 = ~a;
end

always_comb begin
  z2 = 2'b11;
  case (w)
    2'b00: z2 = 2'b00;
    2'b01: z2 = 2'b01;
    2'b11: z2 = 2'b10;
  endcase
end
endmodule

9.1 ما هي آلة الحالات؟

آلة الحالات المنتهية (FSM) هي النموذج الرياضي لكل دارة تتابعية متزامنة: مجموعة حالات منتهية، دالة انتقال تحدد الحالة التالية من (الحالة الحالية، المدخل)، ودالة خرج. عملياً: سجل حالات (FFs) + دارتان توافقيتان (Next-State Logic وOutput Logic) — كل ما تعلمناه حتى الآن مجتمعاً في قالب واحد.

9.2 خط الإنتاج الكامل: من المواصفة إلى الدارة

1. مواصفة (كلامية أو تعبير منتظم — كل لغة يقبلها FSM هي لغة منتظمة والعكس صحيح).
2. مخطط حالات ← جدول حالات (P.S. / N.S. / Z).
3. تقليص الحالات (أدناه) — أقل حالات = أقل FFs ولوجيك أصغر.
4. ترميز الحالات: ثنائي مضغوط ($\lceil\log_2 k\rceil$ بتات) أو one-hot (FF لكل حالة: لوجيك انتقال أبسط وأسرع مقابل FFs أكثر).
5. استخراج المعادلات لكل بت حالة (خرائط كارنو!) وبناء الدارة: FFs + لوجيك.

9.3 تقليص الحالات: خوارزمية أقسام التكافؤ (של מור)

9.4 آلة في Verilog: القالب القياسي

typedef enum logic [1:0] {S0, S1, S2, S3} state_t;
state_t ps, ns;

always_ff @(posedge clk) begin        // سجل الحالة
  if (rst) ps <= S0;
  else     ps <= ns;
end

always_comb begin                      // لوجيك الانتقال + الخرج
  ns = ps;  z = 1'b0;                  // قيم افتراضية (لا Latches!)
  case (ps)
    S0: begin z = 0; ns = x ? S1 : S0; end
    S1: begin z = 1; ns = x ? S2 : S0; end
    S2: begin z = 1; ns = x ? S3 : S0; end
    S3: begin z = 1; ns = S3;          end   // قفل أبدي
  endcase
end

(هذا الكود ينفّذ حرفياً آلة السؤال المفتوح من امتحان شتاء 2025-2026 أدناه — أربع حالات.)

9.5 حدود آلات الحالات (מגבלות)

ذاكرة الـFSM منتهية — لا تستطيع «العدّ إلى ما لا نهاية». لذلك لا يمكنها التعرف على لغات مثل $a^n b^n$ (عدد متساوٍ غير محدود) أو أقواس متوازنة بعمق حر: كانت ستحتاج حالة مميزة لكل قيمة عدّ ممكنة، وهي غير منتهية. ما تقبله الـFSM = اللغات المنتظمة فقط (ما يُكتب كتعبير منتظم). هذا سؤال نظري قصير محبوب.

🏆 أسئلة بمستوى الامتحان

10.1 العقد المقدّس للنظام المتزامن

النظام المتزامن = سجلات (FFs) تفصل بينها كتل لوجيك توافقي، والجميع يرقص على ساعة واحدة. في كل دورة: تُطلق السجلات قيمها ← تعبر اللوجيك ← تصل للسجلات التالية قبل الجبهة القادمة. من هذا «العقد» ينبع شرطان لكل مسار $FF_i \to CL \to FF_j$:

10.2 من أين يأتي الـSkew؟ وماذا عن الـJitter؟

• Skew: فرق مكاني ثابت في وصول الساعة بين سجلين (أسلاك أطول، Buffers على شبكة الساعة).
• Jitter: ارتجاج زمني عشوائي في لحظة الجبهة نفسها ($\pm t_{jitter}$ في كل جبهة وباتجاه مستقل لكل FF). في أسوأ حالة للـsetup: جبهة الإرسال تتأخر بـ$t_{jitter}$ وجبهة الاستقبال تتقدّم بـ$t_{jitter}$ ← «نافذة» الدورة تنكمش بـ$2t_{jitter}$: $$T_{min} = t_{pd}(FF)+t_{pd}(CL)+t_{setup} + 2\,t_{jitter}$$
• Clock Gating: تمرير الساعة عبر AND مع إشارة تحكم — يجمّد سجلات كتلة كاملة لتوفير الطاقة ($P\propto f$). ظهر كفكرة محورية في سؤال امتحان حقيقي (أدناه): طالما CTR=0 لا توجد جبهات أصلاً.

10.3 فحص العتاد بطريقة Scan

كيف نفحص لوجيكاً مدفوناً بين سجلات دون منافذ خارجية؟ نضيف لكل FF بورراً صغيراً بإشارة scan_ctrl: في وضع الفحص تتحول كل سجلات الدارة إلى سجل إزاحة واحد طويل (سلسلة). البروتوكول لكل اختبار:

1. إدخال (Shift-in): $n$ دورات لإزاحة متجه الاختبار إلى داخل $n$ سجلات.
2. التقاط (Capture): دورة واحدة بوضع العمل الطبيعي — اللوجيك التوافقي يحسب وتُلتقط النتائج في السجلات.
3. إخراج (Shift-out): $n$ دورات لإزاحة النتائج للخارج — وبنفس الدورات ندخل متجه الاختبار التالي! (تراكب ذكي).

🏆 أسئلة بمستوى الامتحان

11.1 الإنتاجية مقابل زمن الاستجابة

دارة توافقية عميقة تنجز عملية كل $t_{pd}$ الكلي. الفكرة العبقرية: نقطعها بسجلات إلى مراحل تعمل بالتوازي على معطيات متتالية — مثل خط تجميع سيارات. زمن الدورة يصبح بطول أبطأ مرحلة فقط:

11.2 الاتصال التسلسلي اللامتزامن: UART

كيف يتحادث جهازان بلا سلك ساعة مشترك؟ يتفقان مسبقاً على معدل الإرسال (Baud Rate) ويستعملان إطاراً بسيطاً:

المستقبِل يراقب الخط؛ عند هبوطه (بداية Start) ينتظر $1.5\,T_{bit}$ ليعيّن منتصف بت البيانات الأول، ثم يعيّن كل $T_{bit}$. لكي ينجح ذلك، ساعته الداخلية يجب أن تكون أسرع من معدل الإرسال (عادة $\times16$) — وإلا لا يستطيع أصلاً «الانتظار نصف بت».

🏆 أسئلة بمستوى الامتحان

12.1 أوامر الذاكرة وأنماط العنونة

الذاكرة في RISC-V مصفوفة بايتات بعناوين 32-بت. نمط العنونة الوحيد للبيانات هو قاعدة + إزاحة:

lw  t0, 8(s1)    # t0 = Mem[s1 + 8]      (تحميل كلمة 4 بايتات)
sw  t0, -4(s1)   # Mem[s1 - 4] = t0      (تخزين كلمة)

• الإزاحة ثابت 12-بت موقّع $[-2048, 2047]$ — للوصول لعناوين بعيدة نبني العنوان بـlui أولاً.
• الكلمات محاذاة لمضاعفات 4: عناصر مصفوفة int متتالية تبعد 4 بايتات ← addi s1, s1, 4 للتقدم عنصراً واحداً (نمط رأيته في حلقة المحاضرة 2!).
• القفزات لها أنماطها: beq/bne بإزاحة نسبية للـPC؛ jal بإزاحة أوسع؛ jalr بقاعدة+إزاحة.

12.2 المكدّس (Stack)

# push t0            |    # pop t0
addi sp, sp, -4      |    lw   t0, 0(sp)
sw   t0, 0(sp)       |    addi sp, sp, 4

12.3 بروتوكول استدعاء الدوال — احفظه كالقانون

1. الاستدعاء: jal ra, func — يحفظ $PC+4$ في ra ويقفز. العودة: jr ra.
2. المعاملات في a0…a7، وقيمة الإرجاع في a0 (وa1).
3. مسؤولية الحفظ: سجلات t* وa* — يحفظها المستدعي (Caller) إن احتاجها بعد الاستدعاء؛ سجلات s* وsp — يحفظها المستدعى (Callee) إن أراد استخدامها، ويعيدها قبل العودة.
4. Prologue: أول الدالة — إنزال sp وحفظ ra وس‑سجلات ستُستخدم. Epilogue: آخرها — استرجاع وحذف الإطار ثم jr ra.

12.4 العودية: الدالة تستدعي نفسها

العودية تعمل «مجاناً» بفضل المكدّس: كل استدعاء يبني إطاراً جديداً يحفظ فيه ra (وإلا سيدوسه الاستدعاء الداخلي!) والمعاملات التي سيحتاجها بعد العودة. إليك الحل الكامل والمشروح لسؤال الامتحان المفتوح (شتاء 2025-2026):

int climbing_stairs(int n) {      // عدد طرق صعود سلّم بـ n درجة
    if (n == 1) return 1;         // (خطوة أو خطوتين في كل مرة)
    if (n == 2) return 2;
    return climbing_stairs(n-1) + climbing_stairs(n-2);
}

climbing_stairs:
0x...08: addi t0, x0, 1
0x...0C: beq  a0, t0, base_case_n1
0x...10: addi t0, x0, 2
0x...14: beq  a0, t0, base_case_n2
0x...18: addi sp, sp, -8            # ┐
0x...1C: sw   ra, 4(sp)             # │ Prologue: مكان لـ ra و a0
0x...20: sw   a0, 0(sp)             # ┘
0x...24: addi a0, a0, -1
0x...28: jal  ra, climbing_stairs   # f(n-1)
0x...2C: add  t1, a0, x0            # t1 = f(n-1)
0x...30: lw   a0, 0(sp)             # استرجاع n الأصلية!
0x...34: addi a0, a0, -2
0x...38: jal  ra, climbing_stairs   # f(n-2)
0x...3C: add  a0, a0, t1            # ★ result = f(n-1)+f(n-2)
0x...40: lw   ra, 4(sp)             # ┐
0x...44: addi sp, sp, 8             # │ Epilogue
0x...48: jr   ra                    # ┘
base_case_n1: addi a0, x0, 1 ; jr ra
base_case_n2: addi a0, x0, 2 ; jr ra

🏆 أسئلة بمستوى الامتحان

0x08: addi sp, sp, -4
0x0C: sw   ra, 0(sp)      # حفظ ra الخاص بـ main
0x10: addi a0, x0, 5      # المعامل n=5
0x14: jal  ra, climbing_stairs
0x18: lw   ra, 0(sp)
0x1C: addi sp, sp, 4

13.1 الفكرة الكلية

معالج أحادي الدورة = كل أمر يُنفَّذ كاملاً في دورة ساعة واحدة. في كل جبهة ساعة: يُحدَّث PC وتُكتب النتائج، وبين الجبهتين «تتدفق» الإشارات عبر مسار بيانات توافقي ضخم. المكوّنات كلها أصدقاؤنا القدامى من المحاضرات السابقة!

13.2 إشارات التحكم — «مفاتيح» البكر Controller

البكر دارة توافقية تقرأ حقول الأمر (opcode, funct3, funct7) وتضبط المفاتيح:

13.3 زمن الدورة: أسير الأمر الأبطأ

الدورة يجب أن تتسع لأطول مسار لأبطأ أمر — وهو دائماً lw:

وهذه نقطة الضعف القاتلة للتصميم: أمر add السريع يدفع ثمن دورة بحجم lw كاملة. هذا ما سيدفعنا للمعالج متعدد الدورات (المحاضرة 14) ثم المخطّط (15).

13.4 مهارة الامتحان الذهبية: تعديل المعالج لأمر جديد

نمط سؤال يتكرر في كل موعد تقريباً: «أضِف أمراً جديداً — ماذا يتغير؟». منهجية الحل:

1. حدّد نوع الأمر (كم سجل مصدر؟ هل يوجد rd؟ هل يوجد imm؟) — يحدد الترميز وImmSel.
2. ارسم مسار البيانات المطلوب: هل يكفي الموجود؟ هل نحتاج توسيع MUX (إضافة مدخل) أو ثابت جديد؟
3. حدّد ما يتغير في البكر فقط (قيم إشارات) مقابل ما يتطلب عتاداً جديداً (بوررات/أسلاك).

🏆 أسئلة بمستوى الامتحان

1.       addi x4, x0, 7
2.       addi x5, x4, 11
3. loop: beq  x4, x0, exit
4.       add  x6, x5, x4
5.       addi x4, x4, -1
6.       jal  x0, loop
7. exit: add  a0, x6, x5
8.       addi a1, a0, 1

Instruction:  addpci rd, imm
RegFile:      Reg[rd] ← PC + imm
PC:           PC ← PC + 4
Type:         I/U-TYPE

addpci ra, 8        # ra = PC+8 = عنوان ما بعد الأمرين
jal    x0, label    # قفزة دون كتابة سجل (x0 يهمل الكتابة)

14.1 لماذا نهجر أحادي الدورة؟

رأينا المشكلة: الدورة بطول lw كاملاً. الحل: نقسم كل أمر إلى خطوات صغيرة، كل خطوة تستغرق دورة ساعة قصيرة، وكل أمر يأخذ عدد الدورات الذي يحتاجه فقط:

البنية تسمح أيضاً بمشاركة العتاد: ذاكرة واحدة (للأوامر والبيانات) وALU واحد يُستخدم في خطوات مختلفة — لأن الخطوات لا تتزاحم زمنياً.

14.2 البكر يصبح آلة حالات — والميكروكود

في أحادي الدورة كان البكر توافقياً؛ الآن للأمر «تاريخ» عبر الدورات ← البكر FSM: حالة لكل خطوة (Fetch ← Decode ← تفرّع حسب opcode ← …). وهنا فكرة أنيقة من التاريخ: بدل تصميم FSM سلكياً، نخزّن إشارات التحكم في ذاكرة ميكروكود:

• كل سطر (Micro-instruction) = قيم كل إشارات التحكم لدورة واحدة + من أين يأتي السطر التالي (Sequencer: التالي / تفرّع حسب opcode / عودة لـFetch).
• الميزة: تعديل سلوك المعالج أو إضافة أمر = تعديل محتوى ذاكرة، لا إعادة تصميم دارة. الثمن: قراءة الذاكرة أبطأ من لوجيك سلكي.

14.3 الاستثناءات والمقاطعات (חריגות ופסיקות)

🏆 أسئلة بمستوى الامتحان

      add  s0, x0, t3     # t3 = 3
      add  s2, x0, t1     # t1 = 1
loop: beq  s0, x0, end
      sub  s0, s0, s2
      xor  t0, s0, s2
      sw   t3, 0(x0)
      lw   t2, 0(x0)
      j    loop
end:

15.1 الفكرة: خط تجميع للأوامر

نقسم تنفيذ الأمر إلى 5 مراحل ونضع سجلات أنابيب بينها — فيعمل المعالج على 5 أوامر متداخلة في اللحظة نفسها:

عدّ الدورات الأساسي: لبرنامج من $N$ أوامر بلا عوائق: $N + 4$ دورات ($N$ دخول + 4 لتفريغ الأنبوب من آخر أمر). كل عائق (stall/flush) يضيف دوراته.

15.2 التبعيات الثلاث (תלויות) — أعداء الأنبوب

15.3 وصفة عدّ الدورات في الامتحان (منهجية مضمونة)

1. احسب عدد الأوامر المنفَّذة فعلاً $N$ (تتبّع الحلقات! كما فعلنا بالمحاضرة 2).
2. ابدأ من $N+4$.
3. أضف +1 لكل load-use hazard فعلي (افحص هل يوجد أمر فاصل).
4. أضف +2 لكل قفزة مأخوذة (مع «التنبؤ لا تُؤخذ» والقرار في EX). القفزة غير المأخوذة مجانية.
5. انتبه للتفاصيل المعدِّلة: هل الـforwarding كامل؟ أين يُتخذ قرار الـbranch؟ هل توجد كتابة/قراءة RF بنفس الدورة؟

🏆 أسئلة بمستوى الامتحان

1. lw  t1, 0(t0)
2. lw  t2, 4(t0)
3. add t3, t1, t2
4. sw  t3, 12(t0)
5. lw  t4, 8(t0)
6. add t5, t1, t4
7. sw  t5, 16(t0)

ما الذي يتكرر فعلاً في الامتحانات؟ (تحليل مواعد 2024–2026)

من تحليل 7 امتحانات كاملة، هذه «الزبائن الدائمون» في الأسئلة الأمريكية: استدلال الـLatch في Verilog، مسافة الكود وأكواد التصحيح، أنظمة العمليات الكاملة/نصف الكاملة، حساب $T_{pd}$ مع فحص المسارات المزيفة، ‏setup/hold مع skew أو jitter، ‏UART والانحراف المتراكم، عدّ دورات Multi-Cycle، وعدّ دورات Pipeline مع hazards. أما الأسئلة المفتوحة الثلاثة فتأتي غالباً واحدة من كل عائلة: (1) أسمبلي/عودية/بروتوكول الاستدعاء، (2) آلات حالات: تقليص + تصميم، (3) معالج: عطل في مسار البيانات/إضافة أمر/تحليل أداء.

الأخطاء القاتلة الشائعة — لا تقع فيها

• تغطية حالات $\phi$ في كارنو «لأنها موجودة» — غطِّ الآحاد فقط.
• نسيان أن skew الموجب يريح setup لكنه يخنق hold — افحص القيود الأربعة دائماً.
• عدّ قفزة غير مأخوذة كعقوبة في Pipeline — العقوبة فقط عند الأخذ (مع تنبؤ «لا تُؤخذ»).
• ‏lw في Multi-Cycle = 5 دورات وليس 4، وbeq/j = 3.
• نسيان تنفيذة beq الأخيرة (الخروج) عند عدّ دورات الحلقات.
• الخلط بين «الحمل الخارج» والفيض في المتمّم لـ2.
• في أسئلة الأعطال: rd هو inst[11:7] — لكن في S/SB هذه البتات imm!

خطة ليلة الامتحان

ساعة واحدة: امسح كل صناديق «التعريف» الزرقاء في هذا الملف. ساعتان: أعد حل كل أسئلة الامتحانات هنا دون فتح الحلول — ما أخطأت فيه، أعد قراءة محاضرته. نصف ساعة: احفظ الأرقام المقدسة (دورات Multi-Cycle، عقوبة الـflush، صيغة scan، الشرطين الذهبيين). ثم نَم جيداً — Metastability في دماغك أخطر من أي skew. 😄

بالتوفيق يا يزن! 🍀 בהצלחה!